FPGA扫盲——硬件架构篇
本文主要介绍FPGA的硬件架构层次。
总述
FPGA按照架构层级，从底层到顶层依次为：
- BET
- Site
- Tile
- FSR
- SLR
- Device
注意，以上术语均非物理实体，而是一类概念上的划分。
前期阅读期间，可能会出现各种专业名词，比如FF、LUT等，都可以暂时不必理会。
重要的专业术语都会进行单独地解释与补充。
BET
BET(Basic Element of Logic)，译为基本逻辑元素，其可分为两类：
- Logic BET: 逻辑资源，如FF、LUT、CARRY4等；
- Routing BET：选择走线的MUX，如Slice中的MUX。
Site
Site构成主要为：
- BET
- Site的输入/输出的Pin
- Site内部的互连线
例如，Slice、BRAM、DSP48都属于Site。
Tile
由多个Site构成，如CLB属于Tile层，并由两个Slice构成。
FSR
FSR(Fabric Sub Region), 由众多Tile构成，尤其特指Clock Region。
SLR
SLR(Super Logic Region), 仅针对使用了SSI技术的FPGA，本质是将多个FPGA芯片堆在一起，以便于扩大容量，仅用于高端系列芯片。
SLR之间的数据互通是有一定困难的，需要通过特殊的资源进行布线。
