异步FIFO测试代码中，测试代码与模块代码产生竞争，Vivado仿真时间调度后，产生不正确的结果，故此记录。

本文主要实现异步FIFO代码的实现。

Verilog状态机专栏目录：

• FSM基础与电路选择依据
• FSM之next_state

简述状态机的基本知识，解释状态机时序电路与组合电路的选取依据。

FSM状态机可以不使用next_state,直接根据当前的current_state和inputs通过组合逻辑计算出来结果，在使用时序逻辑获得current_state吗？

本文主要探究always触发的具体时机。

本文是关于FPGA中Latch（锁存器）的定义及其规避原因的详细解析。